--Archivo: sumador.vhdl
--Fecha de creacion: 22/01/2011.
--Ultima fecha de modificacion: 04/02/2011.
--Diseñador: Miguel Peña.
--Diseño: Sumador Completo de 1 bit.
--Proposito: Sumar cada bit de entrada de los componentes del vector.

entity sumador is
    Port ( A_i : in  STD_LOGIC;
           B_i : in  STD_LOGIC;
           C_i : in  STD_LOGIC;
           C_o : out  STD_LOGIC;
           S_o : out  STD_LOGIC);
end sumador;

architecture behavioral of sumador is

signal aux1,aux2,y : std_logic;

begin

	aux1 <= A_i xor B_i;
	S_o <= aux1 xor C_i;
	aux2 <= aux1 and C_i;
	y <= A_i and B_i;
	C_o <= y or aux2;

end behavioral;
